ARM Cortex-A72

ARM Cortex-A72
생산2016
설계 회사ARM 홀딩스
공정16 nm
명령어 집합ARMv8-A
코어1–4 per cluster, multiple clusters[1]
L1 캐시80 KiB (48 KiB I-cache with parity, 32 KiB D-cache with ECC) per core
L2 캐시512 KiB to 4 MiB
L3 캐시None
이전 모델ARM Cortex-A57
후속 모델ARM Cortex-A73
제품 코드명
  • Maya

ARM Cortex-A72는 ARM 홀딩스의 오스틴 디자인 센터에서 설계한 ARMv8-A 64비트 명령어 집합을 구현하는 중앙 처리 장치이다. Cortex-A72는 3-way 디코드 비순차적 슈퍼스칼라 파이프라인이다.[1] 라이선스 사용자에게 SIP 코어로 제공되며, 이 설계는 다른 SIP 코어(예: GPU, 디스플레이 컨트롤러, DSP, 이미지 프로세서 등)와 통합하여 단일 다이에 시스템 온 칩(SoC)을 구성하는 데 적합하다. Cortex-A72는 2015년에 Cortex-A57의 후속작으로 발표되었으며, 20% 적은 전력을 사용하거나 90% 더 높은 성능을 제공하도록 설계되었다.[2][3]

개요

  • 깊이 비순차적, 투기적 실행 3-way 슈퍼스칼라 실행 파이프라인을 갖춘 파이프라인 프로세서
  • 코어당 DSP 및 NEON SIMD 확장 필수
  • 온보드 VFPv4 부동 소수점 장치 (코어당)
  • 하드웨어 가상화 지원
  • Thumb-2 명령어 집합 인코딩은 성능에 거의 영향을 주지 않으면서 32비트 프로그램의 크기를 줄인다.
  • TrustZone 보안 확장
  • 명령어 실행을 방해 없이 추적하기 위한 Program Trace Macrocell 및 CoreSight Design Kit
  • 코어당 32 KiB 데이터 (2-way 세트 연관) + 48 KiB 명령어 (3-way 세트 연관) L1 캐시
  • 통합된 낮은 지연 시간의 레벨 2 (16-way 세트 연관) 캐시 컨트롤러, 클러스터당 512 KB ~ 4 MB의 구성 가능한 크기
  • 4 KiB, 64 KiB, 1 MB 페이지 크기를 기본으로 지원하는 48-엔트리 완전 연관 L1 명령어 TLB (translation lookaside buffer)
  • 4 KiB, 64 KiB, 1 MB 페이지 크기를 기본으로 지원하는 32-엔트리 완전 연관 L1 데이터 TLB
    • 코어당 1024-엔트리 통합 L2 TLB의 4-way 세트 연관, 히트 언더 미스 지원
  • 성능을 크게 향상시키고 예측 실패 및 투기적 실행으로 인한 에너지 소모를 줄이는 정교한 분기 예측 알고리즘
  • 초기 IC 태그 – 직접 매핑된 전력에서의 3-way L1 캐시*
  • 지역화된 TLB 및 μBTB 태깅
  • 작은 오프셋 분기 대상 최적화
  • 불필요한 분기 예측기 접근 억제

칩

같이 보기

각주

  1. ↑ 가 나 “Cortex-A72 Processor”. ARM Holdings. 2014년 2월 2일에 확인함. 
  2. ↑ Frumusanu, Andrei (2015년 2월 3일). “ARM Announces Cortex-A72, CCI-500, and Mali-T880”. Anandtech. 2023년 5월 15일에 원본 문서에서 보존된 문서. 2017년 3월 29일에 확인함. 
  3. ↑ Frumusanu, Andrei (2015년 4월 23일). “ARM Reveals Cortex-A72 Architecture Details”. Anandtech. 2023년 5월 27일에 원본 문서에서 보존된 문서. 2017년 3월 29일에 확인함. 
  4. ↑ “Raspberry Pi 4 on sale now from $35” (영국 영어). 《Raspberry Pi》. 2019년 6월 24일. 2019년 6월 24일에 확인함. 

외부 링크

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